Миландр

Необходимы разъяснения по поводу возможности (или нет) одновременного использования внутренней и внешней памяти в 1986ВЕ3Т. Сейчас мы в разработке программ на отладочной плате используем внешнее ПЗУ, но на устройстве, построенном на базе 1986ВЕ3Т (с микросхемой внешней памяти Flash 1636РР4У, микросхемой внешней памяти ОЗУ 1645РУ4АУ), планируем использовать
внутреннее ПЗУ, килобайт – 128;
внешнее ПЗУ, мегабайт – 1;
внутреннее ОЗУ, килобайт – 48;
внешнее ОЗУ, мегабайт – 2.
Наш схемотехник утверждает, что можно использовать что-то одно, например, как и сейчас, внешнее ПЗУ. Так ли это?

Данную конфигурацию реализовать возможно. Ваш схемотехник не прав.

Спасибо.

Прошу тогда разъяснить как можно работать одновременно с внешней ОЗУ и ПЗУ если в микроконтроллере нет сигналов выбора микросхем (CS), а линии адреса и данных у них общие?

Была маленькая надежда, что как-то можно, ведь адреса разные... Теперь понятно, что нельзя. Жаль.

Примерно так

Т.е. при обращении к ОЗУ должен быть ADR[29] = 0 и ADR[30] = 1, а при обращении к ПЗУ ADR[29] = 1 и ADR[30] = 0.
Дрогое не допускать.

ОЗУ отобразится в диапазон 0хC01F_FFFF ... 0хC000_0000
ПЗУ отобразится в диапазон 0хA01F_FFFF ... 0хA000_0000

Большое спасибо.

Т.е. схемотехник прав? ))))))

нет, не прав.

Если контроллер не обращается к внешней шине, то шина адреса и данных переходит в 3-е состояние? или что с ней происходит?

Шина адреса держит последний адрес, в третье состояние не переходит.
Шина данных держит данные, если последней была запись, если чтение, то в третьем состоянии.
OE/WE всегда 1, если нет обращения.

Спасибо!!!

Скажите, в спецификации, на странице 130 приведена диаграмма чтения памяти. Там приведено время tdacc, но нигде не указано его значение. Через какое время после спада nOE, на шине данных должны появиться данные?

Данные контроллером внешней системной шины фиксируются по фронту сигнала nOE, то есть в момент появления фронта nOE данные уже должны быть установлены. Фронт nOE в зависимости от настроек внешней системной шины. Фронт может генерироваться либо в момент 3/4 цикла чтения (3/4 tcycle), либо настраивается индивидуально для областей памяти (смотрите таблицу 128, "Описание регистров блока контроллера внешней системной шины", регистры RAM_Cycles1, RAM_Cycles2, ...).
В случае настроек с помощью регистров RAM_CyclesX (возможно со 2-ой ревизии контроллера) транзакция состоит из 3-х фаз: WS_SETUP, WS_ACTIVE, WS_HOLD, длительность каждой из которых задается в тактах ядра контроллера.