Миландр

1901ВЦ1Т

Добрый день.
Получены первые образцы двухъядерника, доступны отладочные комплекты. Спецификация будет недели через 3.

_________________
Правила форума!

подскажите, какая архитектура DSP-ядра, TMS?

Да, такая же как и у 1967ВЦ1Т.

_________________
Правила форума!

Так все же, какая тактовая ARM-ядра: 70 МГц, 80 МГц или 100 МГц? Везде по разному.

Ага. А архитектура 32-битного ядра?
Если ARM, то как ориентировочно предполагается их программировать? Keil или IAR смогут сгенерировать код для ARM и TMS?
Или предполагается использование Code Composer?

Пока в ТУ стоит 70 МГц, в феврале 2012 будет уточненная информация.

_________________
Правила форума!

RISC-ядро аналогичное 1986ВЕ9х. С RISC-частью работаете из CodeMaster-ARM, Keil uVision, IAR Embedded Workbench...Параллельно с DSP-частью работаете из CodeComposerStudio.

_________________
Правила форума!

А с чем связано снижение частоты по сравнению с 1986ВЕ91? Хотелось бы преемственности...

1. У DSP ядра память программ -- SRAM? Ошибки нет?

2. RISC ядро обзавелось кешем? А растянуть оперативочку до тех же 128кб забыли...

_________________
сочувствующий…

Да, у DSP память программ 128Кбайт SRAM. Т.е. после включения туда должна быть скопирована программа для DSP. Толи из внутренней Flash Risc-a толи из внешней, на усмотрение пользователя. Так же у DSP есть еще 128 Кбайт SRAM под данные.

Вся память DSP отображена в адресное пространство RISC. Таким образом помимо своих 32 Кбайт ОЗУ, RISC имеет доступ к 256 Кбайт-ам памяти DSP. Единственное отличие этой памяти, что обращение в DSP память имеет большее время, за счет того что приходится проходить через мост (большая латентность).

RISC обзавелся кешем для инструкций и константных данных (которые "прошиты" во Flash), благодаря кешу, удалось повысить производительность на большей частоте, за счет "съедания" дополнительных тактов ожидания при выборке из Flash. Таким образом например, если 1986ВЕ91Т на частоте 80 МГц имеет производительность на тесте CoreMark равную ~127 (1,58 CoreMark/МГц), то 1901ВЦ1Т на частоте 70 МГц имеет производительность на том же тесте ~139 (1,99 CoreMark/МГц). Так что при меньшей частоте мы получили большую производительность.

Задел по повышению частоты есть, но он выливается в повышенный ток потребления и таким образом мы вываливаемся за рамки ТЗ, сейчас ведем работу по обоснованию этого и возможно при освоении в серийном производстве частоты будут увеличены.

да, кеш рулит. большой кеш?
В зависимости от латентности DSP SRAM можно пробовать использоватьеё как кучу, оставив стек в RISC SRAM. Уже были такие мысли, но мне пока и этих ресурсов за глаза"

весьма познавательно, спасибо, -=Sergei=-!

UPD: так и не нашёл спецификации на него.

_________________
сочувствующий…

256 байт инструкции и 256 байт под данные.

В принципе кучу можно в DSP SRAM убрать, единственное что я не знаю как это объяснить компилятору, традиционно куча должна быть в младших по отношению к стеку адресах, а DSP SRAM отображен выше.

вполне нормально. блоками или пословно?

да, но совершенно необязательно. Указывается и настраевается в скриптах линковки. Я их ещё не прошарил =)
здесь _estack будет указывать на верхний край SRAM, а вот data будет указывать на начало используемой части DSP SRAM. приблизительно так.

_________________
сочувствующий…

Помимо производительности, возникает необходимость формирования заданных частот переферийных модулей, например SPI. Допустим необходимо иметь тактовую SPI = 20 МГц, ее можно получть из HCLK = 80 МГц или из HCLK = 40 МГц, а при ограничении в 70 МГц придется "откатываться" на теже 40, что приведет к значетельному снижению производительности.
Лучше, конечно, макс. частоту сделать повыше, те же 80 МГц.

Сделайте пользователям ВЦ1 новогодний подарок - выложите новую версию спецификации!