Миландр

Ключевым подразделением нашей компании
является Центр Проектирования интегральных микросхем
Текущее время: 2020-авг-04 19:38

Темы без ответов | Активные темы


» »

Часовой пояс: UTC+03:00



Начать новую тему  Ответить на тему  Страница 1 из 1
  [ 5 сообщений ] 
  Версия для печати Пред. тема | След. тема 
Автор Сообщение
prostoRoman
 Заголовок сообщения: Verilog
СообщениеДобавлено: 2013-апр-09 07:31 
Не в сети

Зарегистрирован: 2009-июл-21 14:13
Сообщения: 1509
Откуда: Тула
добрый день! знаю что тут есть плисоводы =) может кто подскажет будет ли работать этот код как сдвиговый регистр?
Код: Выделить всё
// -------------------------------------------------------------------------------------------------------
//      1.03:  Input Shift Register
// -------------------------------------------------------------------------------------------------------

   always @(posedge SCL) begin
      ShiftRegister[00] <= SDA;
      ShiftRegister[01] <= ShiftRegister[00];
      ShiftRegister[02] <= ShiftRegister[01];
      ShiftRegister[03] <= ShiftRegister[02];
      ShiftRegister[04] <= ShiftRegister[03];
      ShiftRegister[05] <= ShiftRegister[04];
      ShiftRegister[06] <= ShiftRegister[05];
      ShiftRegister[07] <= ShiftRegister[06];
   end
p.s.: извините за оффтопик

_________________
сочувствующий…
Вернуться к началу
   
Ответить с цитатой  
HEMAH
 Заголовок сообщения: Re: Verilog
СообщениеДобавлено: 2013-апр-09 11:17 
Не в сети
Аватара пользователя

Зарегистрирован: 2011-окт-19 17:25
Сообщения: 548
Откуда: г. Владимир ОАО "ВКБР"
prostoRoman писал(а):
добрый день! знаю что тут есть плисоводы =) может кто подскажет будет ли работать этот код как сдвиговый регистр?
Код: Выделить всё
// -------------------------------------------------------------------------------------------------------
//      1.03:  Input Shift Register
// -------------------------------------------------------------------------------------------------------

   always @(posedge SCL) begin
      ShiftRegister[00] <= SDA;
      ShiftRegister[01] <= ShiftRegister[00];
      ShiftRegister[02] <= ShiftRegister[01];
      ShiftRegister[03] <= ShiftRegister[02];
      ShiftRegister[04] <= ShiftRegister[03];
      ShiftRegister[05] <= ShiftRegister[04];
      ShiftRegister[06] <= ShiftRegister[05];
      ShiftRegister[07] <= ShiftRegister[06];
   end
p.s.: извините за оффтопик
Будет :)

_________________
"В радиотехнике, как в церкви - многое не понятно, но приходится верить"
ВлГУ. к.т.н Садовский Н.В
Вернуться к началу
   
Ответить с цитатой  
prostoRoman
 Заголовок сообщения: Re: Verilog
СообщениеДобавлено: 2013-апр-09 15:16 
Не в сети

Зарегистрирован: 2009-июл-21 14:13
Сообщения: 1509
Откуда: Тула
HEMAH писал(а):
Будет :)
т.е. операции друг от друга не зависят и выполняются одновременно по событию posedge SCL ?

_________________
сочувствующий…
Вернуться к началу
   
Ответить с цитатой  
HEMAH
 Заголовок сообщения: Re: Verilog
СообщениеДобавлено: 2013-апр-09 16:50 
Не в сети
Аватара пользователя

Зарегистрирован: 2011-окт-19 17:25
Сообщения: 548
Откуда: г. Владимир ОАО "ВКБР"
prostoRoman писал(а):
HEMAH писал(а):
Будет :)
т.е. операции друг от друга не зависят и выполняются одновременно по событию posedge SCL ?
По приходу каждого нового тактового импульса везде, где указано выполняется операция присвоения значений, и происходит она совершенно синхронно.

_________________
"В радиотехнике, как в церкви - многое не понятно, но приходится верить"
ВлГУ. к.т.н Садовский Н.В
Вернуться к началу
   
Ответить с цитатой  
prostoRoman
 Заголовок сообщения: Re: Verilog
СообщениеДобавлено: 2013-апр-10 07:29 
Не в сети

Зарегистрирован: 2009-июл-21 14:13
Сообщения: 1509
Откуда: Тула
HEMAH писал(а):
prostoRoman писал(а):
HEMAH писал(а):
Будет :)
т.е. операции друг от друга не зависят и выполняются одновременно по событию posedge SCL ?
По приходу каждого нового тактового импульса везде, где указано выполняется операция присвоения значений, и происходит она совершенно синхронно.
Спасибо за пояснение. Уточнил поскольку после controlflow программирования, dataflow немного ревет шаблон, учитывая внешнее сходство языков Си и Verilog =) Инструкции, написанные в обратном порядке, не вызвали бы подозрений, хотя эффект был бы тот же =)

_________________
сочувствующий…
Вернуться к началу
   
Ответить с цитатой  
Показать сообщения за:  Поле сортировки  
Начать новую тему  Ответить на тему  Страница 1 из 1
  [ 5 сообщений ] 

» »

Часовой пояс: UTC+03:00

Кто сейчас на конференции

Сейчас этот форум просматривают: нет зарегистрированных пользователей и 1 гость

Вы не можете начинать темы
Вы не можете отвечать на сообщения
Вы не можете редактировать свои сообщения
Вы не можете удалять свои сообщения
Вы не можете добавлять вложения

Перейти: 

Создано на основе phpBB® Forum Software © phpBB Limited
Русская поддержка phpBB