Миландр

Здравствуйте,
Прорабатываем вопрос замены TS201 в своих изделиях на ваши процессоры.
После прочтения выложенной на сайте спецификации на 1967ВЦ2Ф остался вопрос - как определяется частота ядра PLL? Судя по рисунку из раздела "Диапазон изменения тактовой частоты", это должно происходить как-то при помощи цепи обратной связи с делителем DIVF, но вот как именно - из спецификации не ясно.
Кроме того, два более частных вопроса:
1) Вроде как в последней версии процессора выводов DIVR нет - как будет определяться коэффициент этого делителя (или он будет отсутствовать вовсе)?
2) Какой уровень на выводе E_PLLBP включает режим компенсации?

1.
DIVR – отсутствует. Входная частота напрямую поступает на PLL
DIVF – значение кода + 1
DIVQ – 2^значение кода
RANGE – 000 – bypass,
001 – 10-16 МГц,
010 – 16-25 МГц,
011 – 25-40 МГц,
100 – 40-65 МГц,
101 – 65-100 МГц,
110 – 100-160 МГц, (не гарантируется)
111 – 160 – 200 МГц (не гарантируется)

2. Компенсация включается при E_PLLBP = 0

_________________
Правила форума!

Спасибо! С 2мя частными вопросами теперь все ясно. А что насчет основного? Как собственно задается частота PLL (которая от 1200 до 2400 МГц)?

Fvco – частоты с выхода PLL (до делителя DIVQ)
Расчет производится по формуле:
Fvco = REF*(DIVF + 1)

Соответственно, Fvco/(2^DIVQ) будет выходная частота. Она потом поделится на 2 и это уже будет частота ядра.

Итого нужно как бы крутить две ручки DIVQ и DIVF, чтобы подобрать нужную частоту.

_________________
Правила форума!

Теперь и с этим все ясно, спасибо. Жаль что этой формулы нет в спецификации на процессор.

Ещё один вопрос появился (не связанный с PLL правда). В импортной прототипе есть вход POR_IN, в спецификации на вц2ф он так же фигурирует в 2х местах. А в таблице выводов его нет. Как это следует понимать? Для отечественного аналога не нужна связь RST_OUT с POR_IN?

В TS201 вывод POR_IN это power-on-reset для внутренней SDRAM. В нашем процессоре SDRAM нет, соответственно, и POR_IN не нужен.

_________________
Правила форума!