Миландр
http://forum.milandr.ru/

Настройка McBSP
http://forum.milandr.ru/viewtopic.php?f=36&t=3841
Страница 1 из 1

Автор:  Aspirant-208 [ 2018-мар-13 19:29 ]
Заголовок сообщения:  Настройка McBSP

Добрый всем вечер. Работая с отладочной платой на основе 1901ВЦ1Т столкнулся с проблемой при настройке последовательного порта McBSP2 в режиме "master" то есть порт сам должен формировать битовую и кадровую синхронизацию. Данный порт настраивал по следующему алгоритму
1. Затактировал порт D
2. Настроил 3 соответствующих вывода порта D как цифровые выходы override. Речь идёт о данных, кадровой и битовой синхронизации передатчика
3. Запустил ядро DSP
4. Настроил последовательный порт используя описание регистров приведённое в тех. описании
5. Разрешил тактирование McBSP2
Результат отсутствие кадровой и битовой синхронизации. На порту видит высокий логический уровень.
В связи с этим у меня возник ряд вопросов
1. В описании упоминается возможность аппаратного сброса последовательного порта HRESET однако непонятно где данный вывод, и есть ли такая возможность в принципе?
2. В п. 18.27 используется термин "частота работы параллельного интерфейса". Что это за параметр? Кто его определяет и как его настроить?
3. В регистре управления синхронизации CLKMD п. 15.81 упоминается синхросигнал PCLK. Поясните его назначение?
4. Что происходит в режимах FREE Run (бит 15 регистра SPCTRH) и HALT (бит 7 регистра SPCTRH)?
5. Приведите пожалуйста пример настройки последовательного порта McBSP2.

Автор:  Vasiliy [ 2018-мар-22 16:45 ]
Заголовок сообщения:  Re: Настройка McBSP

Пример настройки можно найти в данном примере - https://github.com/StartMilandr/Bugs/tr ... rameByFIFO

Но с генерацией фреймовой синхронизации от FIFO вышла ошибка, получить ее не удалось. Проблема была подтверждена в конце прошлого года, но из-за завала запросов ее несколько упустили из вида. Сейчас поставили задачу по валидации блока чтобы разобраться что не работает и почему. А также есть ли пути обхода в ПО.

От генератора фреймовая генерация работает.

1. Под HRESET видимо подразумевался сброс от внутренних источников - RTC, WDT,... В противоположность от сброса по внешнему выводу Reset.
2. Частота параллельного интерфейса - подразумевается частота на которой работает сам блок DSP_CLOCK. Второй вариант использовать внешнюю частоту (MCLK).
3. В регистре CLKMD включается тактирование для различных блоков, PCLK - разрешается подача сигнала DSP_CLOCK на периферийный блок, например на McBSP2.
4. Эти биты помечены как "DEBUG Mode", используются в каких-то режимах отладки.

Страница 1 из 1 Часовой пояс: UTC + 3 часа
Powered by phpBB® Forum Software © phpBB Group
http://www.phpbb.com/